PLL: Yes, الهدف الأساسي: PCI Express (PCIe), إدخال: HCSL, LVDS, LVHSTL, LVPECL, SSTL, انتاج |: LVDS, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 1:4,
PLL: Yes, الهدف الأساسي: PCI Express (PCIe), إدخال: HCSL, LVDS, LVHSTL, LVPECL, SSTL, انتاج |: LVDS, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 1:3,
PLL: Yes, الهدف الأساسي: PCI Express (PCIe), إدخال: HCSL, LVDS, LVHSTL, LVPECL, SSTL, انتاج |: LVDS, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 1:2,
PLL: Yes, الهدف الأساسي: PCI Express (PCIe), إدخال: HCSL, LVDS, LVHSTL, LVPECL, SSTL, انتاج |: Clock, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 1:4,
PLL: Yes, الهدف الأساسي: PCI Express (PCIe), إدخال: Crystal, انتاج |: LVDS, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 1:2,
PLL: Yes, الهدف الأساسي: Ethernet, إدخال: Crystal, انتاج |: LVPECL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 1:1,
PLL: Yes, الهدف الأساسي: Ethernet, PCI Express (PCIe), sRIO, إدخال: LVCMOS, LVTTL, Crystal, انتاج |: HCSL, LVCMOS, LVTTL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 2:12,
PLL: No, الهدف الأساسي: PCI Express (PCIe), إدخال: Crystal, انتاج |: LVDS,
PLL: Yes, الهدف الأساسي: Cavium Processor, إدخال: HCSL, LVCMOS, LVDS, LVHSTL, LVPECL, LVTTL, SSTL, Crystal, انتاج |: LVCMOS, LVTTL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 2:6,
PLL: Yes, الهدف الأساسي: Ethernet, PCI Express (PCIe), إدخال: HCSL, LVDS, LVHSTL, LVPECL, M-LVDS, انتاج |: LVDS, LVPECL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 2:4,
PLL: Yes, الهدف الأساسي: PCI Express (PCIe), إدخال: Crystal, انتاج |: HCSL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 1:4,
PLL: Yes, الهدف الأساسي: Ethernet, إدخال: HCSL, LVDS, LVHSTL, LVPECL, SSTL, انتاج |: LVCMOS, LVTTL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 1:1,
PLL: Yes, الهدف الأساسي: Cavium Processor, إدخال: LVCMOS, LVDS, LVPECL, LVTTL, SSTL, Crystal, انتاج |: LVCMOS, LVPECL, LVTTL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 2:7,
PLL: Yes, الهدف الأساسي: PCI Express (PCIe), إدخال: HCSL, LVDS, LVHSTL, LVPECL, Crystal, انتاج |: HCSL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 2:4,
PLL: Yes, الهدف الأساسي: PCI Express (PCIe), إدخال: HCSL, LVDS, LVHSTL, LVPECL, SSTL, انتاج |: LVDS, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 1:5,
PLL: Yes, الهدف الأساسي: Ethernet, إدخال: Crystal, انتاج |: HSTL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 1:1,
PLL: No, الهدف الأساسي: Ethernet, SONET/SDH, إدخال: Clock, Crystal, انتاج |: LVDS, LVPECL,
PLL: Yes, الهدف الأساسي: Ethernet, SONET/SDH, Stratum, T1/E1/OC3, إدخال: Clock, انتاج |: CMOS, LVDS, TTL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 2:12,
PLL: Yes, الهدف الأساسي: Ethernet, SONET/SDH, Stratum, إدخال: CMOS, LVDS, PECL, انتاج |: CMOS, LVDS, PECL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 3:2,
PLL: Yes, الهدف الأساسي: Wireless Infrastructure Application, إدخال: HCSL, LVDS, LVHSTL, LVPECL, SSTL, Crystal, انتاج |: LVPECL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 3:9,
PLL: Yes, الهدف الأساسي: PCI Express (PCIe), إدخال: LVCMOS, LVTTL, Crystal, انتاج |: LVCMOS, LVTTL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 2:5,
