PLL: Yes, الهدف الأساسي: Memory, DDR2, إدخال: SSTL-18, انتاج |: SSTL-18, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 1:10,
PLL: No, انتاج |: Clock,
PLL: Yes, الهدف الأساسي: SONET/SDH, Stratum, إدخال: LVCMOS, انتاج |: LVCMOS, LVPECL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 11:13,
PLL: Yes, الهدف الأساسي: SONET/SDH, Telecom, إدخال: LVCMOS, انتاج |: LVCMOS, LVPECL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 6:5,
PLL: Yes, الهدف الأساسي: 3G, Ethernet, SONET/SDH, إدخال: LVCMOS, LVDS, LVPECL, انتاج |: LVDS, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 2:2,
PLL: Yes, الهدف الأساسي: SONET/SDH, إدخال: CMOS, انتاج |: CML, CMOS, عدد الدوائر: 2, نسبة - الإدخال: الإخراج: 3:3,
PLL: Yes, الهدف الأساسي: Ethernet, SONET/SDH, Telecom, إدخال: LVCMOS, انتاج |: LVCMOS, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 11:10,
PLL: Yes, الهدف الأساسي: Ethernet, SONET/SDH, إدخال: CML, انتاج |: CML, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 2:2,
