PLL: Yes, الهدف الأساسي: PCI Express (PCIe), Clock Generator, انتاج |: HCSL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 0:2,
PLL: Yes, الهدف الأساسي: PCI Express (PCIe), Clock Generator, انتاج |: HCSL, LVDS, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 0:2,
PLL: Yes, الهدف الأساسي: PCI Express (PCIe), Clock Generator, انتاج |: HCSL, LVCMOS, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 0:2,
PLL: Yes, الهدف الأساسي: PCI Express (PCIe), Clock Generator, انتاج |: HCSL, LVPECL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 0:2,
PLL: Yes, الهدف الأساسي: PCI Express (PCIe), Clock Generator, إدخال: HCSL, انتاج |: HCSL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 0:2,