PLL: Yes, الهدف الأساسي: Ethernet, SONET/SDH, إدخال: LVPECL, انتاج |: CML, LVPECL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 2:4,
PLL: Yes, الهدف الأساسي: SONET/SDH, إدخال: LVPECL, انتاج |: LVPECL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 1:1,
PLL: Yes, الهدف الأساسي: 3G, Ethernet, PCI, SONET/SDH, Wireless systems, إدخال: LVPECL, انتاج |: CML, LVPECL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 2:4,
PLL: No, الهدف الأساسي: Video Genlock, إدخال: LVCMOS, LVTTL, Crystal, انتاج |: LVCMOS, LVDS, LVTTL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 5:11,
PLL: No, الهدف الأساسي: Video Genlock, إدخال: LVCMOS, LVTTL, Crystal, انتاج |: LVCMOS, LVDS, LVTTL, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 5:14,
عدد الدوائر: 1,
إدخال: Clock, Data, انتاج |: Clock, Data, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 4:4,
PLL: No, الهدف الأساسي: InfiniBand, Ethernet, إدخال: Clock, انتاج |: Clock, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 4:4,
الهدف الأساسي: Ethernet, Fibre Channel, عدد الدوائر: 2,
PLL: No, الهدف الأساسي: InfiniBand, Ethernet, إدخال: Clock, Data, انتاج |: Clock, Data, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 4:4,
إدخال: Clock, Data, انتاج |: Clock, Data, عدد الدوائر: 1, نسبة - الإدخال: الإخراج: 8:8,
